|
如今，涉及模拟和数模混合电路的SoC设计日益增多。由于电路规模增大和复杂度提高，传统的SPICE仿真器已不能满足设计需求。而采用电路分割、多速率仿真、改进的器件模型等技术的Fast SPICE仿真器突破了传统SPICE工具的容量和速度限制。此文主要讨论目前复杂模拟和数模混合电路仿真面临的主要挑战，以及如何用新一代Fast SPICE仿真器加以解决。
对今天的混合信号SoC设计，往往包括模拟、射频、数字、定制数字和来自不同IP提供商的IP。为实现完整意义上的芯片级验证，需要采用SPICE、射频仿真器、混合信号仿真器和Fast SPICE等多重仿真器的组合。设计者在不同设计阶段往往需要采用来自不同公司的仿真器，而这些仿真器由于不同的环境支持和不同的语法格式存在兼容性问题，往往导致误差和不稳定性，并增加额外工作量和设计风险。
图1：Multi-Mode仿真(MMSIM)解决方案。
为降低用户在设计工具方面的使用难度和工具转换风险，Cadence推出Multi-Mode仿真(MMSIM)解决方案，通过使用统一的用户接口、器件模型、语法格式、内部方程式，极大地提高了数据兼容性和仿真结果可信度。Multi-Mode技术使设计者可在统一的设计环境中，在模拟、射频、混合信号、芯片级电路验证的不同设计阶段，自由切换Spectre、SpectreRF、AMS Designer和Ultrasim等仿真器，如图1所示。
本文将着重讨论如何应用分层的全芯片晶体管级验证工具—UltraSim，解决目前模拟/混合信号电路设计中面临的挑战。
模拟/混合信号电路仿真面临的挑战
随着工艺技术的发展和竞争的压力，主流芯片已经从10年前的0.5微米发展到今天的0.13微米乃至90纳米。先进的工艺可以让设计者把更多、更复杂的电路模块集成在同一硅片上，但同时也对电路仿真提出了新的挑战。目前模拟/混合信号电路仿真面临的挑战主要有以下几个方面。
1. 急剧增长的设计复杂度，对仿真器的容量和速度提出更高的要求；
2. 激烈的市场竞争和不断爬升的流片费用，使如何缩短设计周期、提高流片成功率成为芯片设计中的主要问题之一；
3. 深亚微米小尺寸效应的影响变得更为显著，如短/窄沟效应对阈值电压影响、亚阈值电流、体效应导致的衬底电流等；
4. 低信号摆幅设计中电路噪声和交叉耦合效应、低电源电压下信号线和电源网格的电压降和电迁移问题等；
5. 图2：MMSIM中的共享组件。
SoC芯片中电源调节器导致电路各模块间电源耦合增强。混合信号仿真由于数字模块和模拟模块分开仿真，不能反映此类问题；
6. 对互连线延迟、信号串扰、衬底效应、接地噪音(Ground bounce)等物理效应的考虑，依赖于精确的后仿真结果。
上述问题的解决越来越依赖于全芯片晶体管级电路仿真及后仿真，而传统晶体管级SPICE仿真器由于容量和速度的限制，通常只适用于模块级电路设计，因此Fast SPICE技术的引入不可避免。
|
