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摘 要：本文研究了一种基于动态栅极悬浮技术的ESD保护电路，并根据全芯片ESD防护的要求设计了试验电路。采用TSMC 0.18μm CMOS工艺实现了试验电路，测试显示芯片的ESD失效电压达到了7kV。
关键词：ESD，ESD保护，动态栅极悬浮
中图分类号：TN402 文献标识码：A 文章编号：1681-1070（2005）08-27-05
1 引言
静电放电(Electrostatic Discharge，ESD)是造成集成电路失效的一个主要原因。随着CMOS工艺特征尺寸的不断缩小，晶体管对于高电压和大电流的承受能力不断降低。0.18μm CMOS工艺的栅氧层的厚度只有4nm左右，只能承受10V左右的静态电压。天气干燥时，人体所带的静电可高达2 000V，如果接触到集成电路的引脚，放电时产生的瞬间电流会烧毁电路内部的器件。因此为了避免内部电路遭到破坏，商用的集成电路通常都带有ESD保护电路。
本文研究了一种与深亚微米CMOS工艺完全兼容的ESD保护电路，设计了相应的试验电路，并通过测试验证了其有效性。
2 ESD性能的测试方法
在芯片的ESD防护性能测试中，人体放电模型是最为通行也是最基本的模型。人体放电模型中的ESD是指人体因某种原因积累了静电，当人体接触到芯片引脚时，人体的静电就会通过引脚进入芯片内部，再由芯片放电到地。这种静电释放可以在几百个纳秒之内产生几安培的电流，从而造成芯片内部烧毁。
图1所示为人体放电模式(HBM)的工业标准测试等效电路[1]。其中人体的等效电容为100pF，等效电阻为1.5kΩ。100pF电容首先充电到所需的静电电压，再通过1.5kΩ电阻对待测器件(DUT)放电。对于不同的静电电压，ESD放电电流会有很大不同，如图2所示。对于一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
由于进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚(PIN)之间都应该进行放电测试；而且人体积累的电荷可能是正的，也可能是负的，所以每次放电检测都有正负两种极性。这样一来，对于有几十个引脚的芯片进行测试会非常耗费时间。经过简化，一般对每个：I／O引脚会进行六种测试：
①PS-mode：GND接地，引脚施加正的ESD电压对GND放电，其余引脚悬空；
②NS-mode：GND接地，引脚施加负的ESD电压对GND放电，其余引脚悬空；
③PD-mode：VDD接地，引脚施加正的ESD电压对VDD放电，其余引脚悬空；
④ND-mode：VDD接地，引脚施加负的ESD电压对VDD放电，其余引脚悬空；
⑤Pin-to-Pin positive-mode：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和GND引脚悬空；
⑥Pin-to-Pin negative-mode：引脚施加负的ESD电压，其余所有I／O引脚一起接地，VDd和GND引脚悬空。
VDD引脚只需进行(1)(2)项测试。
3 ESD保护原理
在CMOS工艺中有许多器件可以用来构建。ESD保护电路，像电阻、电容、二极管、双极性晶体管、MOS管、可控硅(SCR)等。其中，MOS管由于与工艺的兼容性好、便于和数字电路整合而获得了广泛的应用。ESD保护电路对静电放电现象起保护作用的基本原理是：为ESD电流提供一个低阻的放电通路，同时保持端口电压在一个安全的范围内。
3.1 GGNMOS的工作原理
图3所示为CMOS工艺中一个NMOS管及其寄生。NPN三极管的截面图。该寄生NPN三极管的集电极、发射极和基极分别由NMOS的漏极、源极以及衬底构成。ESD保护电路中NMOS管在正常情况下不需要工作，其栅极一般接地，称为GGNMOS。
当源极接地，漏极施加一个不大的电压时，由于栅极接地MOS管没有开启，漏极-衬底PN结处于反偏高阻状态，漏极仅有很小的反偏电流。增大漏极电流，反偏电压也会随之增大直至PN结雪崩击穿，电流Isub也随之增大。当Isub在衬底电阻Rsub上产生的电压大于阈值电压时，寄生三极管将会开启从而分流掉一部分漏极电流。同时由于导通三极管的低阻特性，漏极电压也会降低起到电压钳位的作用。当电流继续增大至It2时，整个器件就会由于过热而毁坏，称为二次击穿。GGNMOS的工作特性如图4所示。可见GGNMOS既提供了一个低阻的放电通道，又能将电压钳制在一个适当的范围，很适合作为。ESD保护电路的主要器件。
由图4中可见GGNMOS承受静电放电时自身的最高电压是三极管开启时的漏极电压Vt1。因此，Vt1不能高于栅氧层的击穿电压。研究还表明，如果在GGNMOS的栅极上施加一定的电压使得MOS管暂时开启，形成的沟道电流会促使寄生三极管更快导通，表现为Vt1降低从而有利于ESD防护性能的提高。在ESD保护电路中常常采用的栅极耦合NMOS[2]就是基于这个原理。通过在焊盘和栅极之间形成一定的寄生电容，焊盘上的ESD脉冲电压就会耦合到栅极从而开启MOS管。
GGNMOS能够通过的电流与其栅宽有关，通常会采用栅宽较大的MOS管并采用多叉指结构来提高ESD防护的性能。但是，有资料显示ESD防护性能并不是随着叉指的增多而成比例地增加。这主要是由于在静电放电过程中，并不是所有叉指的状态都完全相同(特别是在输出端，一部分叉指会连到前级作为输出缓冲器，一部分叉指接成GGNMOS)。实际上，总是一个或几个叉指的寄生三极管先导通并泄放掉绝大部分电流，因此实际的ESD防护性能会降低，利用动态栅极悬浮技术可以比较有效地解决这个问题[3]。
3.2 动态栅极悬浮ESD保护电路
图5所示即为这次所采用的ESD保护电路，主要器件是gcNMOS和gcPMOS，同时利用动态栅极悬浮技术来提高防护性能[3][4]。该电路同时提供了对VDD和GND两个方向的保护。在对GND方向上：MNl管是ESD保护的主要器件；虚线框内的三极管QN、衬底电阻Rsub和二极管DN均是寄生元器件，其中DN是由衬底P+掺杂区和MNl的漏极N+掺杂区形成；CP是焊盘和MNl管栅极之间的寄生电容，可以在版图设计时进行调整；MN2管的栅极通过电阻RN连到VDD。这样，在正常工作情况下，MN2导通并将MNl管的栅极拉到地使其关闭，不会影响内部电路正常工作；MN3管的源漏极短接形成一个电容。对VDD方向上的器件与之类似。R1、M1构成第二级ESD保护进一步钳制电压。
在PS模式下，施加的ESD正电压会通过DP等寄生元件耦合到悬空的VDD上，从而影响MN2的栅极电压。但是由于RN和MN3组成的RC网络，MN2的栅极电压会缓慢上升，在达到阈值电压前MN2一直是关闭的。因为MN2没有导通，MNl的栅极就处于悬空状态，ESD脉冲电压很容易就通过寄生电容CP耦合至栅极使得MNl导通，进而开启寄生三极管QN以承受ESD电流。悬空时间的长短可以通过RN和MN3构成的RC网络的时间常数来调整。尽管整个ESD保护电路的性能通过SPICE仿真，但是栅极耦合的效果还是可以由仿真看出的。在PS模式下的仿真波形如图6所示，其中Vpad模拟焊盘上的ESD电压，V1是由焊盘耦合至MNl管栅极的电压，V2是MN2管栅极的电压。可以看出V1有一段时间是高于阈值电压(约为0.45V)的，因而MNl管可以短暂开启。由图中可见这段时间大约在15ns左右，理论上这段时间应该足够长，但是这样就要求有比较大的时间常数，RN和MN3所占用的面积也就比较大，这对面积要求很严格的ESD保护电路是不利的。另外，由于三极管的导通电阻很低，电压被嵌制在一个较低的电平，不会造成输入级晶体管的栅氧层被击穿。
在NS模式下，施加的ESD负电压会使得寄生二极管DN导通。由于正偏的PN结可以承受很大的电流，因此NS模式下有很好的ESD防护性能。
VDD方向上的ESD保护原理与之类似：在PD模式下，寄生二极管DP开启；在ND模式下，寄生三极管QP开启。只是由于在N阱工艺里NMOS和PMOS(处于N阱中)特性有所不同，因而具体的ESD防护性能有一些差异。
图5所示的．ESD保护电路是用在输入端的情况，但同样的电路也可以用在输出端(不需要第二级保护)。由于输出端一般不会连到MOS管的栅极，ESD保护电路的电压钳位能力也可以有所降低。另外，输出缓冲器的MOS管尺寸通常较大，其自身就有比较强的电流承受能力，因而具有一定的ESD保护功能。一般的做法是将输出buffer和输出ESD保护电路组成为一个器件，充分利用其自我保护功能[4]。
3.3 试验电路的结构
提高芯片的ESD防护性能不仅仅意味着在每个引脚放上一个ESD保护电路，而是需要在整个芯片上对ESD进行考虑[5]。前文已经提到，ESD性能测试需要在芯片的任意两个I／O引脚之间进行放电测试，因此ESD保护电路需要使得任意两个引脚之间都有一个低阻通路。为了测试前述ESD保护电路的性能以及验证全局ESD防护的效果，我们设计了一个测试电路。测试电路的核心部分是一个动态逻辑的2分频器；输入端和输出端均采用前文所述的ESD保护电路，提供四个方向上的放电保护；VDD和GND之间也有一个基于GGNMOS的ESD保护器件，对VDD-GND之间的放电提供保护。整个测试电路的结构示意图如图7所示，可见对于ESD测试中的各种测试模式，这种结构都能提供有效地保护。图中的虚线就是一条Pin-to-Pin的放电通路，当然这样的放电通路不止一条，实际的ESD性能受放电能力最弱的限制。
4 测试结果与分析
采用TSMC0.18μm1P6M+CMOS工艺实现了设计的试验电路。图8是试验电路的裸片照片。选取3块裸片单独进行了封装，封装形式为18引脚CDIP(陶瓷双列直插)。引脚名称及功能如表1所示。
测试分为两步：首先是功能测试，然后是ESD性能测试。在面包板上对封装后的芯片进行功能测试，发现3块芯片均可以实现分频功能。由于面包板对信号完整性的影响，最高输入信号只能到8MHz，3块芯片在40kHz到8MHz的范围内都能够实现分频功能。
ESD性能测试是利用KeyTek公司的ZapMaster进行的*。测试方法是MIL-STD-883E Method 3015.7．封装的3块芯片均通过了HBM模型2kV的测试。选取其中一块进行破坏性测试，测试结果如表2所示。信号输出引脚15在施加+8.0kV的ESD电压时被击穿，出现短路到地的现象；信号输入引脚17在+7.5kV的ESD电压冲击下出现短路到地的现象；引脚16和引脚18在+7.5kV的ESD电压冲击后，观测到的漏电流与冲击前的电流之间的偏差超过额定范围，因此认为已经损坏。输出引脚的失效电压要略高于输入引脚，这与前面的分析是一致的。芯片能够承受的ESD电压高于7kV，这说明采用动态栅极悬浮技术的ESD保护电路并采用全芯片ESD防护设计可以实现很好的ESD防护性能。
5 总结
本文研究了ESD保护电路的基本原理，并根据全芯片防护的设计要求实际设计了一个试验电路来验证其有效性。封装后的3块芯片均通过了HBM模型2kV的商用标准，最高可以承受7kV以上的ESD电压。测试结果显示动态栅极悬浮技术结合全芯片ESD防护设计可以实现有效的ESD保护。
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