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模拟 IP 供应商也对实现模拟块精确行为建模的时间持怀疑的观点。Knowlent 首席执行官 Sandipan Bhanot 称在模拟域中，Spice 仍然是终审法官。他说：“还没有什么东西能真正等效于数字域中的测试平台、建模和测量语言。”
模拟的微妙之处
如果说在模拟或射频电路的设计重用与高级建模方面取得了一些进展，那么剩下的最大问题就是独立性。模拟块远不是一个简单的功能块，设计者不能按自己的需要随便地放进一个设计里，模拟块对其周围环境十分敏感。认识这个问题的一种方法是看数字网表和模拟网表。在数字领域中，一个 IP 块有自己的输入、输出、电源和地接点。你会假设该块与芯片其它部分的所有交互都发生在输入、输出接点上。大多数数字流程（至少是 180 nm 以下的）都清楚有容性耦合到邻接走线的可能性。但是，设计者建模时一般不将这些耦合作为模块的额外接点，通常会忽略它们，而在走线后作详细抽取，然后将其建模成附加的延迟线，而不是信号源或无源网络。
在模拟领域中，如果简单的模型能够工作，那是再好不过。当然在下列条件下它确实可以工作：首先考虑中的模拟电路要很可靠；该电路能在自己的性能包络中很好地运行；设计者能获得有关外部噪声源、阻抗和隔离方面的足以符合要求的指导。没有了这些假设，模拟块的实际模型将变得非常复杂（图 2）。即使在行为级考虑，时钟、电源和接地脚都会成为信号路径，而不是死板的抽象概念。因此，时钟线的洁净程度以及电源耦合就变成重要问题，设计者必须对它们建模才能确定电路的表现。
这个问题正越来越糟糕，并且不向好的方向发展。大型 SoC 越来越多地采用更有作为的电源管理技术，它包括时钟与电源门控，以及动态电压及频率定标。这些技术的使用意味着一片 SoC 上的时钟与电源网络可以随时改变它们的有效拓扑、频率和电压，于是使分析更加复杂化。理想情况下，模拟块与数字块的供电脚之间不存在通路。但是，随着模拟块中越来越多地采用数字反馈与控制，以及整个网络上不可避免地出现大瞬变电流的寄生耦合，设计者无法假设模拟时钟、电源和地信号是纯净的。现在很多团队要对这些网表作详细提取，然后用 Spice 建模后才能去出带。
也许 SoC 中存在的最大问题还是高速数字块，它的噪声可以通过衬底耦合进模拟电路的任何结点。这个问题特别令人烦恼，原因有多种。首先，即使做了详尽的平面规划，设计者也可能不清楚噪声源的位置。设计者可能在完成了全部布局后才得到这个坏消息。其次，数字设计者通常并未觉察到它们电路的噪声会注入衬底，因此他们也无法帮助确定信号源，更别说噪声的定位和量化了。数字设计者通常不认为数字信号是有频谱的。第三，设计团队与晶圆厂显然都没有足够的衬底电气模型，除非他们以前曾在射频设计中使用过。第四，在先进的工艺中，数字瞬变的高频成份（甚至来自数字时钟的谐波）会深入射频区域，简单的衬底模型可能会产生误导。所以，即使设计者能够确定并准确建立噪声源模型，他也只能猜测这些噪声源对某个特定结点的影响。
在互连堆叠的各金属块之间存在着广为人知的耦合问题。180 nm 工艺中存在着一些设计灾难，迫使数字设计者承认容性耦合在信号完整性中的重要作用。但设计者通常采用静态指导方法建立处理数字域问题的工具，筛选出可能有容性耦合的布局。这些工具只是标示出这些问题，或者降低网表延迟参数的等级，因为一切都同步于相同的时钟，如果其它信号耦合到一个受害网络，则必须等待入侵者稳定下来，噪声就会消失。
当然，这个模型对模拟块没什么作用。有些低性能的模拟块可以在周围数字电路的时钟过渡期间作保持，或者当大规模数字时钟树运行时，模拟块简单地自我关断。但在大多榭鱿拢庵址椒ㄊ遣豢尚械模杓普弑匦敕乐谷肭终吒扇帕诵械哪Ｄ獾缏贰Ｊ钟蛑忻挥泄ぞ吣芄灰哉庵窒附谒郊觳橐桓瞿Ｄ饪榈幕肪场Ｒ虼司驮俅位氐搅四Ｄ饪榈募煞椒ǎ禾崛〕黾纳缛莸木纺Ｐ停尤氲?Spice 模型，作详尽的仿真。
电感恶梦
上述这个方案虽不理想，但还是可以控制的。而正在隐隐出现的另一个问题—电感耦合，则更难以控制。多年前，数字工具研究人员就认识到，电感耦合问题最终将挑战 Moore 定律，因为电感耦合会随着频率的增加而获得更高的效能，并且它与入侵者和受害者的 3D 几何结构息息相关。更糟的是，受害者甚至不需要在附近。所有这些都表现为一种无法计算的问题。其后的证据表明，即使对数 GHz 的设计，数字 SoC 的问题也远远少于设计者最初的担忧。但是，高速数字电路与存在片上电感器的模拟射频块之间的交互就没有这么幸运了。设计者必须考虑这些频率下各块之间的电感耦合问题。
即使能将信号管脚连接到周围块上，模拟块的技术也不同于数字块。在数字领域中，唯一的问题是将走线连接到正确的元件。如果存在负载问题，则可以用时序分析工具和缓冲来处理。而在模拟领域中，每个输入和输出都需要更加详尽的规格（图 3）。电压电平不能近似和推断，工程师必须对它们作出规定。信号频谱很重要。从输入或输出耦合到块内的噪声很重要。阻抗也是关键。你可以在某个设计中插入一个模拟块，按一种逻辑上正确的方法连接它的管脚，然后无意中该块有无法运行的阻抗。于是，其它块上管脚的噪声和阻抗特性，以及各块之间互连线的阻抗就统统成为了问题。
当设计进入 130 nm 以下几何尺寸时，情况会更加有趣，此时为制造而设计的工具可能会在布线完成后改变一个金属层的物理布局。工具会遵守线距或线密度规则移动金属线，但仍将明显地改变一个金属路径的电气特性。工具插入“虚拟”金属（与电路其它部分没有物理连接的一块金属岛，但在一层的整个表面保持金属密度不变）时也会改变金属路径的电气特性。靠近模拟路径或在其上方的虚拟金属可以产生针对其它电路结点的一组新寄生电容器。
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