缩短IC产品上市时间是个全球性命题

【来源:半导体国际】【编辑:姚钢】【时间: 2007-7-5 8:33:06】【点击:】

在消费电子为主要驱动力的今天，为确保IC设计产品投片一次成功，以往半导体产业IC设计、EDA、工艺制造等垂直分工的模式已经改变，彼此间正在平行整合以缩短TAT（Turn Around Time）与NRE（Non-Recurring Engineering）来降低成本，包括IC设计业者向Foundry直接购买EDA、寻求第三方IP资源、Foundry垂直整合IC设计、EDA厂商涉足IP业务等。 　　这是日前由Global Press在硅谷举办的Electronics Summit 2007反映出的产业发展趋势。数据显示，有超过57%的IC设计产品首次投片是失败的。在这种产业发展趋势下，包括Actel、Cadence、ChipX、eSilicon、Open-Silicon、Mentor、MIPS、Tensilica、Wipro等均同声呼吁：尽快提出缩短上市时间的解决方案，随着便携多媒体产品IC设计复杂度的提高，IC设计系统也必须要有精确的架构定义，特别是在强化嵌入式与多核处理器的软硬件协同设计部分。 　　不过，目前迫在眉睫的，还是要缩短IC设计产品的上市时间，因为大量的Fabless已无 太多的耐心去按部就班走设计、验证与纠错等传统流程了。Tensilica总裁兼CEO Cris Rowen就明确指出，IC设计是否具备低成本及缩短上市时间（Time to Market）的条件，是客户有无采购意向的最重要因素。 　　缩短产品上市时间，关键在于软硬件协同设计和SoC的IP模块复用。Wipro半导体与消费电子副总裁Siby Abraham表示，SoC日益复杂的软件设计，已使SoC的软件设计成本迅速提升，而进入90nm工艺的SoC软件成本更是超过了硬件。所以，嵌入式软件是实现差异化SoC设计的关键，就此而言，ESL（Electronic System Level）的应用日益重要。 　　MIPS行销副总裁Jack Browne表示，在嵌入式硬件设计上，SoC、FPGA或是ESL都成为IC设计硬件平台的重要解决方案。ESL作为SoC主要设计方式之一，目的就是解决日益复杂的软硬件协同设计问题，从以往的循序验证（Sequential Verification）转变到平行验证，在制作芯片同时就能同步验证软硬件设计。当前IC设计业者应针对不同应用领域提供软硬件开发工具的解决方案，形成一个完整的IC设计生态体系（ecosystem）。 　　在缩短产品上市时间呼声的同时，IC设计产品的差异性也是加强市场竞争力的有效手段。Mentor Graphics总裁兼CEO Walden Rhines认为，IC设计业者要针对多元的应用架构强调产品的差异化特性才能在竞争中胜出，业者必须从革新系统级设计架构、掌握关键IP、改善效能并扩大工艺制造利润等4个方面入手加以改进。Walden Rhines分析，TI采取Fab-Lite的策略，就是为了在未来的产品开发中投入更多的技术力量来实现产品设计的差异化，增加更多的附加价值。 　　随着TSMC、UMC、特许半导体和中芯国际等晶圆代工厂在及时导入领先工艺上的巨大进步，越来越多的IDM公司转向了Fab-lite或Fabless运营模式。而近期Synplicity开发出的非专属免费IP加密流程，为EDA、IP厂商与IC设计、IC制造业者间增强了IP的互通性，解决了设计人员在使用加密IP时互通性不足的问题。 　　IP标准化组织VSI联盟（VSIA，VSI Alliance）总裁Kathy Werner表示：“有效的IP集成以及在专利保护基础上的IP交易，将给IP提供商、系统集成者和终端用户带来好处，有利于全球采用同样的标准，并助于减少系统开发成本。”事实上，Tensilica推出的第7代Xtensa可配置处理器与4款Diamond Standard VDO 处理器引擎，其开放式的IP架构让客户按需进行客制化设计，也正是迎合了业界对IP复用、减少产品后端设计时间、快速开发出差异化产品的需求。 　　面对产业变化的新需求，也是新型创新公司通过提供一些独特IP产品挤进产业链的机会所在。IP产品互连供应商Sonics提供的SMART InterconnecTM解决方案，使SoC开发商可以把互连和IP设计及验证从物理设计转向芯片开发流程中的架构研究阶段，既节省大量时间和开发成本，又同时降低了工程风险。 　　相信随着时间的推移，中国也会有大量类似公司涌现。因为低成本的产品快速上市时间技术开发理念，已融入中国半导体公司文化中。

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