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摘要：针对典型的四层芯片叠层封装产品，采用正交试验设计与有限元分析相结合的方法研究了芯片、粘合剂、顶层芯片钝化层和密封剂等十个封装组件的厚度变化对芯片上最大热应力的影响，并利用找到的主要影响因子对封装结构进行优化。结果表明，该封装产品可以在更低的封装高度下实现，并具有更低的芯片热应力水平及更小的封装体翘曲，这有助于提高多芯片叠层封装产品的可靠性。
关键词：芯片应力分析，多芯片封装，有限元分析，可靠性
中图分类号：TN306 文献标识码：A 文章编号：1003-353X(2005)11-0011-06
1 引言
随着蜂窝移动电话等电子产品市场需求的推动，FLASH/SRAM存储器正向高容量、薄型化方向发展。目前，多芯片叠层封装是封装FLASH/ SRAM存储器的最主要形式[1]。为了提高存储容量，就要叠层封装数量更多、厚度更薄的芯片。Intel将把封装芯片的厚度减小至75μm。Fujitsu 已经证实可以叠层封装50μm的芯片，同时已在研究封装25μm的芯片 [2]。
芯片级封装结构失效主要表现为分层、芯片开裂、封装体翘曲三种，其中芯片开裂是造成芯片失效的最重要原因。本文针对多芯片叠层封装中的芯片开裂问题进行研究。在密封剂的固化工艺中封装体要经历从高温到低温的降温过程。由于封装体内结构材料的热膨胀系数不同，在封装体内部将产生热应力，当芯片上局部的热应力大于硅的拉伸强度时就会造成芯片开裂。当芯片变得越来越薄，这种热应力造成芯片开裂的可能性也就越来越大。本文以一种典型的四层叠装MCP（multi-chip package）产品为例，采用正交试验设计的方法研究了四层芯片、四层粘合剂、顶层芯片钝化层和密封剂等共10个封装组件的厚度变化对芯片上最大应力的影响。通过在ANSYS工程软件中建立三维有限元模型并在热载荷下进行模拟计算来获得芯片上最大应力值。利用正交试验设计法找到的主要影响因子进行优化设计，获得了更优化的四层芯片叠层 MCP封装结构。
2 试验设计
图1是一种典型的四层芯片MCP封装产品。该产品采用PBGA形式封装，共有四层芯片。第一、三层芯片是FLASH；第二层芯片是隔离片，上面没有电路；第四层芯片是SRAM。使用两种粘合剂，第一、四层芯片粘合剂是epoxy paste，第二、三层芯片粘合剂是film。图中阴影处为密封剂。衬底由三层印刷电路版构成，中间层是BT(bismaleimide triazine) resin，上下层是SR（solder resist）层，SR层中还包含铜金属化布线。封装采用金线键合。整体封装尺寸为11.6 mm（长）×8 mm（宽）×1.4 mm (高)。
对于给定的MCP封装工艺，封装结构组件厚度的变化会引起芯片上应力分布的变化。这里重点研究芯片上最大应力随封装组件厚度如何变化，以及哪些封装组件的厚度是影响芯片应力变化的关键因子。本文采用二水平正交试验设计法来研究这个问题。选取四层芯片、四层粘合剂、密封剂和顶层芯片钝化层(polyamide)等10个封装组件的厚度为影响因子。MCP封装的芯片厚度将从目前的120mm减到75mm，其他影响因子厚度变化则按工艺要求确定其上下限，具体见表1。选取四层芯片上的S1max(第一主应力极大值)为目标变量。二水平正交试验设计法列出Taguchi表L12(210)，详细见表2 [3]。按照这个表配置出12种"正交化的"具有不同组件厚度组合的封装模型。
3 有限元模拟
在ANSYS工程软件中建立三维有限元1/4对称模型，这个通用模型包含10个影响因子的变量。当变量的值依次按表二选取，即获得12个具有不同封装组件厚度的有限元模型[4]。衬底中的铜金属化布线结构比较复杂，而其具体分布情况对芯片上应力分布影响相对较小，所以在建模时把铜布线进行了结构简化，即SR层中占面积80%的不规则形状的铜布线被简化成规则的等间距的长条状。本文的工作是在芯片级封装上研究应力分布，因此焊球及印刷电路版未建入模型。表3列出了各封装组件的材料属性。BT的各向异性属性本模型暂未考虑。
我们假设在密封剂的固化工艺中，温度达到 175℃时应力可以完全释放，因此以175℃降到室温作为模拟分析时的温度载荷，求取在该降温过程中芯片上产生的应力分布。以稳态非线性方法求解。
4 结果与讨论
4.1 应力分布
图2是典型四层封装结构的第一主应力分布图（模型12）。图中显示封装体中四层芯片的最大S 1max一般出现在第四层芯片四角的底部，在图示模型中该极大值为125MPa。其他模型芯片上的第一主应力分布特点都与图2相似，只是极值大小具体有所不同。值得注意的是在模型8中，该模型中最大的S1max的位置在出现第一层芯片四角的底部，第一层芯片的最大应力值略大于第四层芯片。这是较为特殊的情况，在后文讨论中分析了其出现的原因。总体而言，在一般工艺条件下这种四层叠装的 MCP产品芯片上的最大应力通常出现在顶层，即在芯片级的封装水平上，该产品的顶层芯片最容易因热应力开裂。
从12个模型分别提取的四层芯片上S 1max画于图3。从图中可观察到第一层芯片上的最大应力值波动较大，表明它受结构因子影响较大，第二、三层芯片上的最大应力值较小且相对比较稳定，而顶层芯片上的最大应力值明显高于其他芯片。该图同样显示，与其他芯片相比顶层芯片最容易因热应力开裂。
4.2 主要影响因子
表4是10个影响因子高低水平变化对每层芯片上S1max影响程度的极差分析表。通过简单的极差分析可以找到引起四层芯片应力变化的主要影响因子及依赖关系。极差的大小衡量了相应因子作用的大小。极差的正（负）号代表目标变量与影响因子之间正（负）的相关性。例如，表中第一行第一列（61MPa）是Die1t为高水平时，6个模型中（参见TAGUCHI试验设计表）第一层芯片第一主应力极大值[S1max（Die1）]的平均值。该值下方（85.4MPa）即为Die1t为低水平时6个模型中S1max（Die1）的平均值。第三行中列出了两者的差值-24.4MPa，即为S1max（Die1）相应于影响因子Die1t的极差。从极差的大小明显可看出影响第一、四层芯片的最大应力变化的主要影响因子是该层芯片厚度及相应于该层芯片的粘合剂厚度，并且最大应力值与该芯片的厚度负相关，而与该芯片粘合剂的厚度正相关；影响S1max （Die3）变化的主要影响因子是第四层芯片粘合剂的厚度[ S1max（Die3）出现在与第四层芯片角重叠处]； S1max（Die2）则无明显影响因子。
由于顶层芯片最容易开裂，因此有必要进一步研究各个影响因子对S1max(Die4)的影响。考虑比例因子P = (ΔS1max/S1max) / (Δf / f ) ，其中Δf / f 代表某封装组件厚度的相对变化量；ΔS 1max/S1max代表该封装组件厚度的相对变化所引起的芯片最大应力的相对变化量，因此比例因子P的大小代表了 S1max变化对影响因子变化的敏感程度； P为正（负）值代表芯片上的应力极大值与该组件厚度正（负）相关。图4是S1max（Die4）对10个影响因子敏感程度的比较图。与从极差分析中的观察相一致，Die4t，DA4t对 S1max（Die4）最为敏感,而MCt，Die3t是在极差分析中未发现的另两个较为重要的影响因子。这是因为在TAGUCHI试验中根据工艺设置的高低水平差较小和这两个结构因子对第四层芯片应力极大值敏感程度较小。
图5是在现有典型工艺条件下(见表5)，分别改变Die4t和DA4t两个因子厚度而保持其他因子不变，S1max（Die4）随两个因子变化的曲线。当芯片厚度减薄到25μm，S1max（Die4）大约为148MPa （未超过硅的拉伸强度），这说明把该产品的芯片厚度减薄到25μm仍是可能的。同时，因S1max （Die4）随DA4t的减少而减少,还可以通过降低DA4t来降低 S1max（Die4）。
4.3 封装结构优化
4.3.1 改善应力分布
表5是针对现有典型工艺进行直接最小 S1max（Die4）优化、固定因子S 1max（Die4）优化和先固定重要因子后优化封装高度三种优化方法的结果比较。下文分别对这三种方法进行详解。利用ANSYS工程软件的优化设计功能选取 S1max（Die4）为目标变量直接优化。利用绝大多数的工程问题通用的零阶优化方法，10个影响因子作为设计变量，取值范围仍见表1。其他三层芯片上的第一主应力极大值和封装体的翘曲作为参考变量。比较现有典型工艺和直接优化结果，可以发现，优化结果中当Die4t接近高水平和DA4t接近低水平时， S1max（Die4）达到最小值，这与前文TAGUCHI 试验得出的结果相一致。可以再次确认第四层芯片的最大应力主要受本身芯片厚度及该芯片粘合剂厚度的影响。
因此，根据直接优化和前文分析的结果把 Die4t和DA4t分别固定在高、低水平，以其他8个影响因子作为设计变量，针对 S1max（Die4）再一次做最小应力优化（优化条件同上）。比较两次优化结果，可以看出对于目标变量S1max （Die4）而言，其他结构因子在参数范围内的变化已无显著影响，并且优化后在封装体内四层芯片应力分布平坦化。
4.3.2 优化封装结构
把Die4t和DA4t分别固定在高、低水平可以保证S1max（Die4）在较低应力水平，然后把封装高度（即密封剂高度MCt）作为目标变量，同时保证第四层芯片表面以上的密封剂厚度控制在工艺要求内。四层芯片上的S1max及封装体翘曲作为参考变量，其他优化条件同直接优化法。从芯片最大应力、封装高度和封装体翘曲三方面比较，表明这种固定重要因子优化封装高度的方法不仅降低了S 1max（Die4），而且还使封装高度降低了29%,整个封装结构大为改善。
4.4 讨论
现在可知模型8应力分布特点出现的原因，该模型的组件厚度组合是Die1t为低水平，DA1t为高水平，这两个主要影响因子使第一层芯片达到最大应力状态。同时，Die4t为高水平，DA4t为低水平，使第四层芯片达到最小应力状态。以上两个条件就使第一层芯片的应力极大值略大于第四层芯片。
在优化结果当中第一、四层芯片粘合剂厚度已减薄到大约10mm，该层粘合剂上的等效应力会较高[5] ，是否会造成分层问题有待进一步研究。
5 结论
针对该四层MCP封装结构，从以上分析得如下结论：第一，芯片最大应力出现在顶层芯片的四角底部，顶层芯片的最大应力的主要影响因子是芯片本身的厚度及其粘合剂的厚度，芯片上的最大应力值与芯片的厚度负相关，而与该芯片粘合剂厚度正相关；第二，通过固定顶层芯片及其粘合剂厚度（保持较小的 S1max）可以优化封装结构。 |
