晶圆到晶圆的对准
高精度的对准是可以实现3-D互连的保证。对准的精度越高，互连所占用的晶圆面积就越小。除此之外，在整个键合过程中也必须保证对准精度。
晶圆到晶圆的对准使用红外灯进行实时监控，可以控制整个对准过程。硅对于波长为1050 nm的红外线是透明的，但其透过性随着掺杂浓度的提高而减弱。金属层由于不能透过该波长的红外线而不能用在对位标记上。这种方法最适宜两晶圆叠层的情况，因为在多层系统中，随着红外线在层间反射和散射的增强，对准的对比度和精度都要下降。现在工业上广泛用于键合MEMS晶圆的标准底部（或背面）对准工艺是严格基于单面晶圆流程而制定的，因此不适用于300 mm CMOS工艺。
一种被称为“SmartView”的面对面新对准工艺可以在键合的界面位置使用可见光作为对位标记。该工艺使用双显微镜并配以同轴光进行观察。一个显微镜放置在叠层晶圆的上面，另一个放置在其下面。这套装置的对准能力不受掺杂浓度和金属层的影响，可以满足多晶圆叠层的要求。
晶圆级3-D IC的关键问题
晶圆级3-D IC技术可以降低后续封装的复杂程度，是对传统IC工艺的重要补充。然而这些同IC工艺兼容的单步工艺过程，例如亚微米晶圆级对准、晶圆到晶圆的对准、将晶圆减薄到1mm左右以及晶圆内互连，必须同时引入到IC工艺中。对于消费类电子产品市场来讲，这是一个特定的技术节点或者是一个巨大的市场（例如按逐个像素处理的智能型图像元件）。还需要考虑到寄生耦合和信号完整性问题的3-D设计工具，这些工具的开发目前也在考虑中。
一个关键的问题是散热，这个问题已经阻碍了高性能处理器的发展。然而，如果采用了合适的划分方案，散热的限制将不会那么严重，特别在那些使用铜材料作为晶圆内互连的情况中，相当于增加了导热通路（例如电学地的存在）[12]。晶圆级3-D技术的另一个关键问题是芯片的成品率。不像芯片到芯片和芯片到晶圆的3-D集成方案那样可以利用KGD，晶圆级3-D技术意味着有一个成品率障碍。然而，如果采用了合适的划分方案，这种情况可以得到改善。比如顶层晶圆中的L2高速缓存的成品率就很高，如果经过特殊的纠错设计，在处理器中L1和小型L2高速缓存芯片的面积将比SoC大芯片的片上L2缓存还要小。由于成品率是面积的函数，3-D集成的成品率反而会更高[12]。随着技术的进一步发展，处理器与存储器面积比将进一步缩小，这种集成的优势将更加突出。关键的制约来自于IC设计中产品投放到市场的时间，以及在同样的技术节点下元件芯片的持续减小。
参考文献
1.International Technology Roadmap for Semiconductors, available at http://public.itrs.net.
2.J.Q. Lu et al., "Wafer Level 3-D Hyper-Integration," 20th Intl. VLSI Multilevel Interconnection Conf., September 2003, p. 227.
3.R.J. Gutmann et al., "A Wafer-Level 3-D IC Technology Platform," Advanced Metallization Conf., October 2003, p. 19.
4.J.A. Davis et al., "Interconnect Limits on Gigascale Integration (GSI) in the 21st Century," Proc. IEEE, 2001, Vol. 89, No. 3, p.305.
5.J.Q. Lu, "Wafer-Level 3-D Hyper-Integration Processing Technology," 3-D Technology, Modeling and Process Symp., April 2004.
6.H. Huebner, "Solid Face-to-Face Goes Productive at Infineon," 2005 SEMICON Europa.
7.K. Guarini et al., "The Impact of Wafer-Level Layer Transfer on High Performance Devices and Circuits for 3-D IC Fabr
ication," Intl. Symp. on Thin Film Materials, Processes, and Reliability, PV2003-13, ECS 2003, p. 3790.
8.Viorel Dragoi et al., "Low Temperature MEMS Manufacturing Processes: Plasma Activated Wafer Bonding," Mater. Res. Soc. Symp. Proc., 2005, Vol. 872, J7.1.1.
9.P. Morrow et al., "Wafer-Level 3-D Interconnects Via Cu Bonding," Proc. of Advanced Metallization Conf., 2004.
10.Y. Kwon et al., "Evaluation of Thin Dielectric-Glue Wafer-Bonding for Three-Dimensional Integrated Circuit Applications," Mat. Res. Soc. Symp. Proc., 2004, Vol. 812, F6.16.1.
11.J. Kalyanasundharam et al., "Application of a Global-Local Random-Walk Algorithm for Thermal Analysis of 3-D Integrated Circuits," Advanced Metallization Conf., 2003, p.59.
12.K. David, "Intel Corporation Silicon Technology Review," SEMI, Strategic Business Conf., April 2003.
13.A. Klumpp et al., "Integration Technologies for 3-D Systems," Intl. Workshop of 3-D System Integration, December 2003.
14.J.Q. Lu et al., "Dielectric Glue Wafer Bonding and Bonded Wafer Thinning for Wafer-Level 3-D Integration," Semi. Wafer Bonding VII: Science, Technology, and Applications, 2003, ECS PV 19, p. 76.
15.S. Pozder et al., "Back-End Compatibility of Bonding and Thinning Processes for a Wafer-Level 3-D Interconnect Technology Platform," 2004 IEEE IITC, June 2004, p. 102.
作者信息：
Ronald J. Gutmann 自1970年起在Rensselaer Polytechnic Institute任教，目前是电子、计算机和系统工程系的教授。他曾任职于AT&T Bell Laboratories，Lockheed Electronics Co. 和Rensselaer Research Corp.。他拥有Rensselaer Polytechnic Institute的B.E.E.学位、New York University的M.E.E.学位以及RPI的电子物理Ph.D.学位。
James JianQiang Lu 是Rensselaer Polytechnic Institute物理和电子工程方向的副研究教授，自1999年始负责晶圆级3-D 超级集成技术的研究。之前他曾在中国、德国、美国的多所大学任教。他拥有Technical University of Munich的Dr. rer. nat. （Ph.D.）学位。
