|
摘要： 本文简要介绍了边界扫描测试产生的背景，原理，以及应用，最后还阐述了边界扫描在设计时需要注意的问题。
关键字： 边界扫描测试；IEEE1149.1；可测试结构；扫描单元；板测试领域；可测试的设计DFT
一、IEEE1149.1———边界扫描测试（Boundary Scan）产生的背景当今电子制造商正面临着越来越大地要求降低成本、提高质量及缩短面市时间的压力，他们采用的电路板越来越密、器件越来越复杂、电路性能要求也越来越苛刻，这一切直接导致了电子器件的生产商和电子产品的制造商都在倾向于采用最新的器件技术，如GA、CSP、TCP 等更小的封装，以采用更小的体积而提供更强的功能，同时降低了成本。但是随之而来的接入问题却日益成为测试的巨大障碍。为了解决此类问题，IEEE1149.1———边界扫描测试技术应运而生。
二、边界扫描测试的原理
边界扫描测试是一种可测试结构技术，它采用集成电路的内部外围所谓的“电子引脚”（边界）模拟传统的在线测试的物理引脚，对器件内部进行扫描测试。它是在芯片的I/O端上增加移位寄存器，把这些寄存器连接起来，加上时钟复位、测试方式选择以及扫描输入和输出端口，而形成边界扫描通道。IEEE 1149.1 标准规定了一个四线串行接口(第五条线是可选的)，该接口称作测试访问端口 (TAP)，用于访问复杂的集成电路 (IC)，例如微处理器、DSP、ASIC 和 CPLD 等。 在 TDI(测试数据输入)引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。 串行数据从 TDO(测试数据输出)引线上输出。 边界扫描逻辑由 TCK(测试时钟)上的信号计时，而且 TMS(测试模式选择)信号控制驱动 TAP 控制器的状态。 TRST*(测试重置)是可选项，可作为硬件重置信号，一般不用。详细边界扫描结构及信号流程参考图1。
图1 中“TAP Controller”其实质上是一个状态机，它根据不同的操作指令能产生16 个不同的状态，具体状态逻辑参考图2。从一个状态切换成另一个状态总是发生在TCK 的上升沿，由TMS 从两个状态选择其中一个状态。在测试向量寄存器中，既有指令寄存器（IR),又有数据寄存器（DR)，而且，为了区分是指令还是数据，扫描链路中的状态图有两个独立的完全类似的结构（Scan DR / Scan IR)。
测试操作的最重要步骤是移入和同步移出测试数据（DR SHIFT)，新的数据进入移位链，测试数据传送到测试单元DR-update）的输出锁存器中，对于指令寄存器（IR-shift，IR-capture，IR-update）同样如此。除了边界扫描寄存器oundary Scan Register)，IEEE 1149.1标准还定义了在数据寄存器附近至少存在一个旁路寄存器，用来将TDI 到TDO 的可以直连接。数据寄存器根据指令寄存器的指令寻址，然后在TDI 和TDO 的引脚之间，各个数据寄存器结合成移位路径。正如图2 所示，从一个状态转换成另一个状态由信号TMS 的逻辑电平决定。“TAP ”是一个时钟系统，它的时钟是由信号TCK 提供。信号TMS 和信号TCK共同作用，使得数据一位一位从TDI 移入，最后由TDO 移出。
各种边界扫描单元是否有效取决于是否实行测试或者得到激励。图3 就是一个最普通的边界扫描单元的结构图。如，第一个锁存器锁存数据由移位寄存器（SHIFT DR)决定从前一个扫描单元移出的数据（SCAN IN)或者是扫描输入的数据(DATA IN)，并且由CLOCK DR控制锁存输出。在第一个锁存器移出数据稳定后，第二个锁存器由UPDATE DR 控制锁存输出第一个锁存器移出的数据。MODE 信号的电平决定是测试模式还是工作模式。边界扫描单元既有输入又有输出。一般来说，在每一个物理引脚不论输入还是输出，都有一个独立的边界扫描单元，但区别是输入在每一个物理引脚的后面，而对于所有的输出是在每一个物理引脚的前面。
MODE, SHIFT DR, UPDATE DR 以及CLOCK DR 这些全局信号线与所有扫描单元都相连接，而且同一个时间状态都一样。这样，TAP 状态在CAPTURE DR 时，所有的扫描单元都能在CLOCK DR 的上升沿取样输入数据。测试数据的输出也相类似，它是在TAP 状态在UPDATE DR 的下降沿时将扫描输入端锁存并输出。所有的扫描单元都能完成以上功。所有的扫描单元运行在工作模式还是在测试模式，由MODE 信号控制选择其一，同时运行在两个模式是不可能的。而MODE 信号是由扫描指令控制的。
三、边界扫描在板级测试中的应用
边界扫描测试技术不仅应用于单个芯片测试，而且在板测试领域同样有广泛应用。如图4 所示，在 PCB 上可串行互连多个可兼容扫描功能的 IC，形成一个或多个边界扫描链，每一个链有其自己的 TAP。 每一个扫描链提供电气访问，串行 TAP 接口到作为链的一部分的每一个 IC 上的每一个引线。 在正常操作过程中，IC 执行其预定功能，就好像边界扫描电路不存在。 但是，当为了进行测试或在系统编程而激活设备的扫描逻辑时，数据通过互连的测试访问端口TAP)传送到 IC 中，并且使用串行接口从 IC 中读取出来。 这样的数据可以用来激活设备核心，将信号从引线TDI 发送到 PCB 上，读出 PCB 的输入引线并读出TDO 输出。
边界扫描在板级测试中，主要是对PCB 上器件间互连线和管脚的故障进行检测和隔离，对在系统编程器件进行编程。测试边界扫描板的通用测试策略是：
1）执行板级边界扫描基本结构完整性测试。
2）使用Extest 指令，施加激励和检测响应，进行边界扫描器件间互连的测试，测试时将非边界扫描器件设置到安全状态。
3）对非边界扫描器件进行测试，如集群测试、RAM 测试等。
在正常工作模式，带边界扫描功能的IC 好像没有实现其特定功能。然而，当要进行测试或在系统编程时，器件的扫描逻辑被激活，通过菊花链将多个具有JTAG 接口的器件串联起来，组成一个扫描链，使用单组测试向量实现对整个电路板的完整测试。
边界扫描测试对于采用复杂表面贴装技术的电路板功能测试也是一种较好选择，它能快速剔除产品的制造故障，让功能测试真正进行功能性故障的查找。当前的主流在线测试和飞针测试设备也都兼有边界扫描测试功能。
尽管很多使用中的器件可以使用BST 技术，但仍有部分电路没有边界扫描功能。有些测试设备供应商可利用特定的软件，利用其在线测试ATE 运行来实现。其大致的工作原理是：将边界扫描器件的扫描单元作为一个虚拟的ATE 测试通道，去驱动激励非边界扫描逻辑电路，然后测试响应。而且可以组合虚拟通道和真实的ATE 通道进行驱动和检测。进行单个器件或集群(Cluster)测试时，关键的任务是定义测试目标的输入和输出。
四、边界扫描的DFT 问题
通过遵守一定的规程（DFT-Design for Testability，可测试的设计），可以大大减少生产测试的准备和实施费用。测试的设计需要增加成本和开发时间，然而，测试困难的设计的测试成本随着测试级数的增加而加大；从在线测试到功能测试以及系统测试，测试费用越来越大。如果跳过其中一项测试，所耗费用甚至会更大。一般的规则是每增加一级测试费用的增加系数是10 倍。通过测试友好的设计，可以及早发现故障，从而使测试友好的设计所费的费用迅速地得到补偿。所以，可测试性的设计，虽然增加了设计成本，延长了产品的开发周期，但总起来看，还是创造了更多的附加价值。为了顺利地实现边界扫描的可测试，在产品科研开发阶段，就必须有以下几个方面的考虑。
1）元器件的选型
选择IEEE 1149.1 兼容的器件：当前一些大规模的集成电路都带有JTAG 接口，采用1149.1 兼容的器件，能增加边界扫描测试的覆盖率。
所有IEEE 1149.1 兼容的器件必须支持强制的SAMPLE/PRELOAD，EXTEST 和BYPASS 指令，并最好也支持可选的HIGHZ IDCODE 指令。
对于CPLD 器件，建议采用IEEE 1532 兼容器件，这样可使来自不同厂家的CPLD 器件同时进行配置。
双功能的JTAG 端口：尽量避免选择带双功能JTAG 端口的器件。这些器件的双功能引脚，在上电时默认为内核功能模式，通过预定义的JTAG 使能引脚，将双功能引脚切换到JTAG模式，因此，设计师必须确认在进行板级边界扫描之前，能够访问和控制JTAG 使能端。
2）扫描链布局
JTAG 控制信号的连接：TCK、TMS 和可选的TRST 并行连接，TDI、TDO 信号将边界扫描器件组成一个菊花链，如图2 所示。
尽可能将边界扫描链连接到边缘连接器，这样可不需要针床，避免因不清洁导致的接触不良，有利于背板环境下的系统级访问。如果实在不行，设法使相应的具体的测试引线脚可以接触（如测试数据输入-TDI，测试数据输出-TDO，测试钟频-TCK 和测试模式选择-TMS以及可选项-TRST 测试复位）。
分区：为了满足第三方调试/仿真工具的要求，有些器件(如DSP)必须位于同一个分离链中。为了使不同的FPGA 和PLD 厂商的在系统配置软件工具与各自器件良好通信，不同公司的器件必须位于不同链中。不同的逻辑系列器件(如cL/TTL)放在不同的链中。为有利于测试分区、诊断分辨率的提高或优化测试向量的执行，应对器件进行分区。在系统环境中，提供到背板接口的器件应进行分区，这有利于进行板到板互连测试时优化测试向量的执行。
对于高速的JTAG 应用，如SDRAM 测试、FLASH 编程等，TCK 的速度高于10MHz，建议使用一个阻抗匹配的RC 网络端接(通常采用60-100Ω 的电阻和100pF 的电容串接)，所有其它的输入使用一个弱的上拉电阻(10kΩ)。为了抑制反射，在菊花链的最后一个TDO 引脚串接一个22Ω 的电阻。
通过放置一个0Ω 的旁路电阻，可实现对边界扫描器件的物理旁路。有时由于上市时间的压力，边界扫描器件并未实现其功能和对其进行测试，如果它是扫描链中的一部分，将导致电路板上该链中的剩余器件无法进行边界扫描测试。这时可以使用旁路电阻对单个器件和多个器件进行旁路。
最好对进入板上的所有IEEE 1149.1 输入信号进行缓冲，以保证信号的完整性，特别是TCK 和TMS。一个通用的规则是，如果电路板线长度相对较短，74244 型缓冲器可扇出4~6个器件，如果缓冲器和边界扫描器件间导线较长(大于10cm)，建议一个缓冲器扇出1~2 个器件。
3）对非边界扫描元器件的控制
对非边界扫描逻辑控制信号的访问：为了防止测试时的信号竞争导致器件损坏或测试不可靠，非边界扫描器件的控制信号必须连到边界扫描单元，以实现对该器件的非使能控制。
时钟信号的控制：有时需要对同步存储器读写的时钟信号进行控制，用测试时钟替代或将时钟关断。
对连接器的测试，可将连接器的引脚接至边界扫描器件的扫描单元，通过在连接器上外接的短接器，实现直通测试。
五、结束语：
通过采用边界扫描的测试技术，可以消除或极大地减少对电路板上物理测试点的需要，从而使得电路板布局更简单、测试夹具更廉价、电路中的测试系统耗时更少、上市时间更快，这样就大大降低了成本。除了可以进行电路板测试之外，利用边界扫描在 PCB 贴片之后，在电路板上对几乎所有类型的 CPLD 和闪存可以进行在线写入程序, 这在生产中有着非常广泛的应用。
参考文献：
1.．数字系统测试和可测性设计（英文影印版）, 原作者：Miron Abramovici,MelvinA.Breuer,Arthur D.Friedman, 清华大学出版社
2．＂IEEE Standard Test Access Port and Boundary-Scan Architecture＂，Test TechnologyStandards Committee of the IEEE Computer Society
3．＂Boundary Scan in Xilinx Devices＂，Xilinx, Inc.
4． "Using In-System Programming Boundary Scan Systems"，Xilinx , Application Note: XC9500,CoolRunner/II, Spartan-I/IIE, Virtex Series4．
5．＂JTAG／IEEE1149．1 Design Consideration"，TI Application Report
|
